CoWoS（Chip On Wafer On Substrate）是台积电的一种2.5D先进封装技术，由CoW和oS组合而来。先将芯片通过ChiponWafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。核心是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。在硅中介层中，台积电使用微凸块（μBmps）、硅通孔（TSV）等技术，代替了传统引线键合用于裸片间连接，大大提高了互联密度以及数据传输带宽。
CoWoS技术主要基于无源转接板，根据转接板类型不同可分为CoWoS-S、CoWoS-L和CoWoS-R。CoWoS-S采用硅基转接板，能够为高性能计算提供最高晶体管密度和最佳性能。CoWoS-S目前已发展至第5代，CoWoS-S5通过双路光刻拼接法，将硅中介层扩大到2500mm2，相当于3倍光罩面积，拥有8个HBM堆栈空间，此外，转接板性能也被优化，如集成深沟槽电容器（iCap），电容密度超过300nF/mm2，5层亚微米铜互联，并引入新型非凝胶型热界面材料（TIM），热导率＞20W/K。但硅中介层的产能一直是CoWoS的制约，主要由于65nm+的光刻机产能限制、拼接带来的良率损失以及wafer面临的翘曲问题。以英伟达H100为例，硅中介层占据整个BOM成本的8%，占据台积电CoWoS封装的35%。台积电也推出了其基于完全RDL层和RDL+LSI的CoWoS-R和CoWoS-L技术。CoWoS-L采用RDL和本地硅互联（LSI），作为台积电最新技术，兼具二者优势、成本与性能考量，类似于Intel硅桥，台积电用10+LSI小芯片替代了一个硅中介板。其基于1.5倍光罩面积的转接板、1颗SOC×4颗HBM单元，且可进行拓展，提升芯片设计及封装弹性，堆叠最多达12颗HBM3，已在2024年推出。CoWoS-R则适用于无需要非常密集的芯片堆叠的地方，但仍与高性能计算相关，其基于InFO技术的RDL层进行互联，RDL interposer有6层铜层，线宽线距2μm，用于HBM和SOC异构集成中。RDL层机械灵活性较高，增强了C4接头的完整性。可以容纳8个HBM和4个SoC。CoWoS-R可以将中介板大小提升至3.3个光罩面积，而当前H100用中介板仅为2.2倍光罩面积。由于CoWoS-R和CoWoS-L采用有机层直接与芯片相连接，现行大规模倒装回流焊方式可能不再适用，可能转而采用热压键合的方式，仅对芯片连接区域进行焊接。
后摩尔时代，晶体管尺寸逐渐逼近物理极限，目前最先进的芯片制程已达到2nm左右，接近单个原子的尺寸，进一步缩小变得越来越困难。此时，量子隧穿效应会十分明显，短沟道效应，漏电流等问题也愈发突出，芯片的整体性能会大幅降低。在此背景下，先进封装应运而生，先进封装（AP）已成为后摩尔时代集成电路技术发展的一条重要路径。近年来，先进封装市场规模不断扩大，多样化的AP平台，包括扇出封装、WLCSP、fcBGA/CSP、SiP 和 2.5D/3D 堆叠封装，加上异构和小芯片的变革潜力，正在重塑半导体格局。
受云端AI加速器需求旺盛推动，2025年全球对CoWoS及类似封装产能的需求将激增，主要供应商台积电、日月光科技控股（包括矽品精密工业、SPIL）和安靠（Amkor）正在扩大产能。到2024年年底，台积电CoWoS月产能可超过3.2万片，加上日月光和Amkor等厂商，整体CoWoS月产能接近4万片。2025年预计CoWoS月产能可大幅跃升至9.2万片，其中台积电到2025年底CoWoS月产能可增加至8万片。
目前，CoWoS先进封装技术主要应用于AI算力芯片及HBM领域。英伟达是CoWoS主要需求大厂，在台积电的CoWoS产能中，英伟达占整体供应量比重超过50%。其中Hopper系列的A100和H100、Blackwell Ultra 使用台积电CoWoS封装工艺。作为台积电CoWoS封装技术的最大客户，英伟达的需求将对市场格局产生重要影响。受益于英伟达Blackwell系列GPU的量产，台积电预计将从2025年第四季度开始，将CoWoS封装工艺从CoWoS-Short（CoWoS-S）转向CoWoS-Long（CoWoS-L）制程，使CoWoS-L成为其CoWoS技术的主要制程。到2025年第四季度，CoWoS-L将占台积电CoWoS总产能的54.6%，CoWoS-S占38.5%，而CoWoS-R则占6.9%。这一转变不仅反映了市场需求的变化，也展示了英伟达在高性能GPU市场的强大影响力。除了英伟达，其他企业如博通和Marvell也在增加对台积电CoWoS产能的订单，以满足为谷歌和亚马逊提供ASIC（专用集成电路）设计服务的需求。